Dalam konverter data berkecepatan tinggi dan desain radio 5G, sumber frekuensi sering kali menjadi hambatan tersembunyi. Ketika kecepatan transmisi data meningkat dan 5G berpindah ke pita yang lebih tinggi, persyaratan kinerja menjadi lebih sulit dipenuhi. Daftar persyaratan terus bertambah dan arahnya sering kali bertentangan dengan tujuan kinerja.
Ibarat pondasi sebuah bangunan, segala sesuatu yang dibangun di atas sumber frekuensi akan terpengaruh jika berubah. Jam atau osilator yang dikontrol tegangan lokal (VCO) adalah fondasinya, setiap ketidakstabilan yang menyebar ke seluruh sistem, tidak peduli seberapa baik bagian lain dirancang.
Inti dari setiap penyintesis frekuensi adalah loop fase-terkunci (selanjutnya disebut PLL). PLL adalah mekanisme untuk mengunci frekuensi keluaran ke referensi yang tepat dan menjaganya tetap konstan. Ini membedakan sumber frekuensi yang stabil dan dapat dikontrol dari osilator drift.
Aplikasi modern seperti radio, radar, array bertahap, peralatan uji multiband, dan infrastruktur nirkabel memerlukan lompatan konstan antara frekuensi yang berbeda untuk menghindari interferensi, mendukung multisaluran, atau melakukan modulasi sinar secara elektronik. Setiap kali sistem mengubah frekuensi, PLL-nya harus dikunci kembali. Sebelumnya, sinyalnya tidak stabil dan pada dasarnya tidak dapat digunakan. Waktu penguncian ulang secara langsung mempengaruhi kecepatan respons seluruh produk.
Konverter data bekerja dengan mengukur sinyal masukan secara tepat dan berkala, biasanya jutaan kali per detik. Jam menentukan waktu setiap pengukuran. Ketidakpastian waktu (juga dikenal sebagai jitter) pada jam berarti pengukuran terjadi pada waktu yang salah, sehingga menimbulkan kesalahan, yang ditampilkan sebagai noise pada output. Semakin cepat sinyalnya, semakin parah efeknya.
Di radio 5G, masalah yang sama terjadi dalam bentuk yang berbeda. Osilator lokal secara tepat menempatkan sinyal radio pada frekuensi yang benar. Kebisingan fase pada sumber jam diubah menjadi jitter pengambilan sampel, yang secara langsung membatasi SNR konverter dan akhirnya memengaruhi indikator tingkat sistem seperti amplitudo vektor kesalahan (EVM).
Dalam kedua kasus tersebut, hasilnya sama: ketidakpastian sumber frekuensi akan menyebabkan kesalahan yang tidak dapat diperbaiki di bagian hilir. Konverter dengan kinerja dinamis yang sangat baik hanya dapat mencapai indeks kinerja targetnya ketika jam yang menggerakkannya sama akuratnya.
Faktanya, kebisingan fase synthesizer menentukan berapa banyak ketidakpastian waktu yang terakumulasi dalam sinyal jam (diwakili oleh jitter RMS, yang merupakan nilai tunggal yang mewakili ukuran rata-rata kesalahan waktu ini), dan dengan demikian menentukan berapa banyak kebisingan dan anggaran distorsi konverter yang telah dikonsumsi sebelum sinyal didigitalkan.
Pertimbangan desain
Saat merancang konverter data berkecepatan tinggi dan aplikasi 5G, berbagai trade-off yang dapat memengaruhi kinerja harus dipertimbangkan:
Kebisingan fase menentukan kebisingan latar belakang dan menetapkan batas atas rentang dinamis untuk menentukan resolusi sinyal terbaik yang dapat dicapai, tidak peduli seberapa luar biasa sinyal tersebut dalam hal lain. Di radio 5G, ini menentukan apakah skema modulasi dapat diterjemahkan pada penerima.
Rentang frekuensi menentukan fleksibilitas. Sebuah synthesizer yang dapat mencakup pita frekuensi target tanpa penggandaan atau pembagian frekuensi eksternal dapat menyederhanakan desain, mengurangi jumlah komponen dan menghilangkan kebisingan dan kompleksitas yang ditimbulkan oleh kaskade tambahan ini.
Waktu penguncian menentukan seberapa cepat sistem dapat berpindah saluran atau merespons kondisi dinamis - penting dalam aplikasi frekuensi hopping dan beam steering.
PLL mengunci outputnya ke suatu frekuensi dengan terus membandingkan dan mengoreksi outputnya ke referensi. Proses koreksi ini dikendalikan oleh loop umpan balik, yang, seperti loop umpan balik lainnya, memerlukan waktu untuk stabil karena loop harus mendeteksi kesalahan, merespons, dan menstabilkan sebelum keluaran dapat digunakan.
Dalam desain tradisional, bandwidth loop yang menentukan kecepatan respons PLL juga secara langsung mempengaruhi kinerja gangguan fasa. Memperluas loop untuk mempercepat kunci akan memperburuk kebisingan fase. Memperkecil loop untuk meningkatkan kebisingan fase dapat berdampak negatif pada waktu penguncian. Pertukaran mendasar ini berarti bahwa desainer harus memilih mana yang lebih penting bagi penerapannya – dan menanggung konsekuensi dari pilihan ini.
Generasi terbaru dari synthesizer frekuensi divisi N pecahan terintegrasi secara langsung memecahkan masalah ini. Solusi awal memaksa para perancang untuk memilih antara kinerja dan integrasi kebisingan fase, sementara perangkat yang lebih baru menggabungkan kebisingan fase sangat rendah, cakupan frekuensi yang luas, waktu penguncian yang cepat, dan pengemasan yang ringkas, mengintegrasikan bagian-bagian yang sebelumnya memerlukan beberapa komponen terpisah ke dalam satu solusi.
Untuk jam konverter data, ini berarti kebisingan latar belakang dari sumber frekuensi tidak lagi menjadi batasan rentang dinamis sistem. Untuk desain radio 5G, ini berarti bahwa mencapai target amplitudo vektor kesalahan yang menuntut menjadi masalah sumber frekuensi yang terpecahkan, bukan masalah yang harus direkayasa untuk mengatasinya.- g.
Sistem RF modern biasanya menggunakan synthesizer PLL divisi-N pecahan untuk menghasilkan jam pengambilan sampel dan osilator lokal. Meskipun arsitektur ini memungkinkan resolusi frekuensi yang sangat halus, modulasi rasio pembagian frekuensi menimbulkan derau kuantitatif dan palsu pecahan, yang memengaruhi kurva derau fase keseluruhan. Noise yang dihasilkan oleh amplifier atau filter akan mempengaruhi sinyal, namun noise yang dihasilkan oleh sumber frekuensi akan merusak referensi, sedangkan referensi yang buruk akan merusak semua modul yang bergantung pada referensi tersebut.
VCO on-chip menyederhanakan desain papan sirkuit
Sintesis frekuensi broadband secara tradisional berarti perakitan rantai sinyal dengan komponen diskrit (VCO eksternal, PLL, buffer, dll.) dan akibatnya kesulitan tata letak. Analog Devices, Inc. (ADI) menyederhanakan desain papan sirkuit dengan mengintegrasikan VCO ke dalam solusi chip, mengintegrasikan seluruh rantai sinyal ke dalam satu perangkat, dan menyediakan kemampuan kalibrasi cepat untuk lompatan frekuensi tanpa mengorbankan kebisingan fase dan kinerja jitter yang diperlukan untuk radio 5G dan desain konverter data berkecepatan tinggi.
Peralihan frekuensi tidak dilakukan dalam satu pukulan. Ketika PLL menerima perintah untuk beralih ke frekuensi baru, PLL perlu melalui tiga tahapan berbeda sebelum output dapat diubah ke frekuensi yang tersedia. Awalnya, ia menerima perintah switch. Kemudian mencari secara internal pengaturan yang sesuai untuk menghasilkan frekuensi yang diperlukan; Fase pencarian ini adalah bagian paling lambat, biasanya 100 hingga 250 mikrodetik pada perangkat broadband modern. Yang terakhir, stabilisasi untuk memastikan keluarannya cukup bersih dan tersedia.
Seri ADI ADF4382 secara langsung memecahkan masalah tautan perantara yang lambat. Untuk kalibrasi cepat, tidak perlu mencari lagi setiap kali saklar frekuensi diminta, namun menggunakan tabel pencarian on-chip yang berisi pengaturan yang telah dihitung sebelumnya untuk titik-titik yang diketahui dalam 32 rentang frekuensi. Ketika frekuensi baru diperlukan, ia menemukan dua titik penyimpanan terdekat dan melakukan interpolasi di antara keduanya sehingga pengaturan yang benar segera tersedia. Dengan cara ini, total waktu penguncian dapat dikurangi menjadi 10 mikrodetik, dengan minimal 2 mikrodetik.